硬件工程师试题 – 答案

一、选择题（每题2分，共20分）

2.某个处于放大状态的电路，当输入电压为10mV，输出电压为6.0V；当输入电压为20mV，输出电压为7.0V（以上均为直流电压），它的电压增益为（ C ）

3.某无线电波频率300MHz，其波长为（ A ）。

4.对于桥式全波整流电路，正确的接法是（ B ）。

5.场效应管是一种（ C ）控制型电子器件

6.达林顿管中，已知V1的1 = 30，V2的2 = 50，则复合后的约为（ D ）

7.对下图中的LRC电路描述不正确的是（ B ）

8.如右图，D触发器CLK输入3MHz方波，则Q脚输出的信号频率为（ C ）

9.以下采用差分信号通讯的是（ A ）。

10.以下电容材质中，电容值和价质损耗最稳定的是（ D ）

二、填空题（每空1分，共30分）

1.电容的主要特征是隔 ________________ 通 ___________________ ，两端____________________不能突变。

2.在逻辑电路中，三极管通常工作在_______________ 和 ___________________________状态。

2.在逻辑电路中，三极管通常工作在_______________ 和 ___________________________状态。

3.将模拟信号变为数字信号需要经_______________,__________________________,_______________________。

4.请写出阻容件中表示精度范围的字母的具体含义：

F（_______________） G（________） J（__________） K（__________） M（__________） Z（__________）

5.PTC是 正向___________________，工作时，温度会随着________________________ 增大而增加。

6.组合逻辑电路中，由于竞争而在电路输出端产生 _____________________ 或 __________________ 的现象叫冒险。

7.十进制数178，转成十六进制数是____________，转二进制数是 ____________________

8.当TVS上的电压超过一定幅度时，器件会_________________ ，从而将______________泄放掉，并将__________________ 限制在一定幅度，达到保护作用。

9.多级放大电路的级间耦合方式有_____________ 、______________ 、 ______________________ 。

10.共集放大电路只有_____________ 放大作用，输入_________________，输出___________________，具有_____________跟随的特点，常做多级放大电路的输入级和输出级。

三、应用题（共50分）

1.请用半导体分立器件实现“或”和“与”逻辑。（6分）

2.请用分立元件实现1.8V CPU和3.3V CPU之间通讯电路上的电平转换电路。（7分）

3.示波器捕获到一组如下图所示的波形，请问：（ 共7分）

4.请找出下边电路图中的错误并改正。（12分）

5.请根据英文介绍答题。（18分）

MM74HC192 is a high speed synchronous decade counter utilize advanced silicon-gate CMOS technology to achieve the high noise immunity and low power consumption of CMOS technology, along with the speeds of low power Schottky TTL. The counter has two separate clock inputs, an UP COUNT input and a DOWN COUNT input. All outputs of the flip-flops are simultaneously triggered on the low to high transition of either clock while the other input is held high. The direction of counting is determined by which input is clocked.

The counter may be preset by entering the desired data on the DATA A, DATA B, DATA C, and DATA D inputs. When the LOAD input is taken low the data is loaded independently of either clock input. This feature allows the counter to be used as divide-by-n counters by modifying the count length with the preset inputs.

In addition the counter can also be cleared. This is accomplished by inputting a high on the CLEAR input. All 4 internal stages are set to a low level independently of either COUNT input. Both a BORROW and CARRY output are provided to enable cascading of both up and down counting functions. The BORROW output produces a negative going pulse when the counter underflows and the CARRY outputs a pulse when the counter overflows. The counter can be cascaded by connecting the CARRY and BORROW outputs of one device to the COUNT UP and COUNT DOWN inputs, respectively, of the next device.

All inputs are protected from damage due to static discharge by diodes to VCC and ground.

1.请将第一段翻译成中文。（12分）

2.请问：下图是一个 23 进制累加计数器。（6分）