1、请在进入答题前，确保设备性能和系统条件符合线上考试要求
2、做题中请勿使用F功能键或查看源代码，如使用系统会记录下来
3、诚信考试，请勿上网搜索答案，与其他考生交流，求助外援等
4、做题中途遇到问题被退出，在有效期内仍可进入再次进行答题
5、简答、问答题及实操题后续会进行人工评分，然后计入总分
6、多选题答对1个选项得1分，全部答对可得此题总分
请仔细查看题目后的多选、单选标注
下面有关集成电路的说法，不正确的是（）多选
A.在任何情况下ASIC与FPGA相比性能更强，面积更小，成本更低
B.芯片的生产规模越大，单颗芯片成本就越低
C.当芯片生产的规模较小的时候，掩模版的成本占比较大，随着芯片生产规模的扩大，掩模版所占成本的比例越来越小
D.SOC具有高性能，低成本的优势，但是缺点是相关功能组件需要逐一设计 并验证，设计复杂度显著提升
下面有关集成电路的设计流程，正确的是（）单选
A.在任何情况下ASIC与FPGA相比性能更强，面积更小，成本更低
B.FM 与 LVS 所验证的内容是高度相似的，因此当FM没有问题的时候LVS一般也没有问题
C.静态时序分析与动态仿真相比，既提高了时序验证的速度，同时也能验证电路的功能是否正确，因此现在设计多采用静态时序分析的方法进行验证。
D.DFT是通过在电路中加入一些测试逻辑，从而提高电路的可观测性与可测试性
下列说法不正确的是（）多选
A.当后端所有流程走完后FM pass, LVS通过，STA clean，就可以认为当前芯片的逻辑功能无问题，可以直接进行后面tapeout的流程
B.逻辑综合的过程就是将RTL代码转换为实际电路的过程，转换完成后工具不再进行其它的操作。
C.在place , cts , route后不进行对应的设计优化也可以
D.芯片设计要遵循折衷的思想，不能无限满足某一指标
以下关于floorplan阶段的各个工作，说法正确的是（）多选
A.为了避免产生IR drop 与 EM问题，电源网络应该越密越好
B.endcap的作用是避免边缘效应，并且endcap连成封闭的环起到屏蔽环的作用，可以在一定程度上保证芯片内部不受干扰
C.如果macro尺寸比较大，则应该在macro的拐角处创建blockage防止绕线问题
完成macro的摆放后即可知道当前floorplan的质量
下面的违例会直接影响到电路频率的是哪种违例（）单选
A. Setup violation
B. Hold violation
C. Max transition violation
D. Min pulse with violation
下面哪一项是属于CTS阶段评价时钟树质量的评价指标 （）多选
A.时钟网络延迟
B.时钟偏差
C.时钟频率
D.时钟树功耗与面积
在低功耗设计中，isolation cell是下面哪种低功耗策略必须用到的cell（）单选
A.电压关断技术
B.多电压域技术
C.门控时钟技术
D.DVFS技术
以下哪种方式能够避免串扰的发生（）单选
A.减小信号线之间的间距
B.为信号线添加shield
C.尽量使用底层金属绕线
D.绕线的时候尽量使用长直导线走向
CRPR的全称是（）单选
A. Cell Convergence Pessimism Removal
B. Cell Convergence Preset Removal
C. Clock Convergence Pessimism Removal
D. Clock Convergence Preset Removal
在OCV模式下进行setup timing检查,以下说法正确的是（）单选
A. Max delay is used for launch path and Min delay for capture path
B. Min delay is used for launch path and Max delay for capture path
C. Both Max delay is used for launch and Capture path
D. Both Min delay is used for both Capture and Launch paths Physical Design
以下哪种类型的cell最适合在CTS阶段使用（）单选
A. DCCKND24BWP40P140HVT
B. BUFFD6BWP40P140
C. INVD8BWP40P140LVT
D. CKND8BWP40P140LVT
以下关于pitch的描述，正确的是（）单选
A. Pitch = Min width
B. Pitch = Min spacing
C. Pitch = Min width - min spacing
D. Pitch = Min width + min spacing
在一条reg2reg 的timing path上 Tck-q 的延迟是 0.5ns ，组合逻辑的延迟Tdp的延迟是5ns ,Tsetup的时间是0.5ns，忽略时钟网络上的延迟，该条timing path的时钟周期至少是（）单选
A. 1ns
B. 3ns
C. 5ns
D. 6ns
以下哪一个解决拥塞问题的方式是错误的 （）单选
A. 删除power ground net,给routing提供更多的资源
B. 采用更加congestion drive的flow
C. 合理的floorplan
D.在更加早期采用更加接近真实的绕线方法
关于ocv的说法正确的是（）单选
A. ocv是为了补偿芯片的动态压降所造成的分析偏差
B. 无论建立时间检查还是保持时间检查，我们都需要设置相同的OCV
C. OCV的影响对于common path来说可以抵消
D. OCV只会对datapath起作用
在place时想在某一区域不放std cell，那么应该放置什么类型的placement blockage?（）单选
A. soft placement blockage
B. Hard placement blockage
C. partial placement blockage
D. Routing blockage
CMOS逻辑电路的功耗包括：（）多选
A. internal power
B. leakage power
C. random power
D. switching power
下列那些方法可以用来修复dymaic IR-drop（）多选
A. 增加power strip
B. 增加cell density
C. 在net上插入buffer
D. 增加更多Decap cell
已经建立有效连接的金属总面积/ 栅级面积的结果是以下哪个检查项目的计算结果（）单选
A.利用率
B.共同悲观路径减免
C.电迁移
D.天线效应比率
以下哪种方法能够有效的解决天线效应（）多选
A. 插入Diode cell
B. 为有问题的net打上shield
C.向上跳层
D.向下跳层
以下哪种验证方式不能验证电路的逻辑功能（）多选
A.后仿真
B. FM
C. LVS
D. STA
如果想进行 vectorbase 模式下的动态功耗以及IR分析，那么下面哪个文件是必不可少的（）多选
A. 某个ip的def文件
B. fsdb文件
C. lib库文件
D. 某种memory的 lef文件
以下哪项不能作为评估芯片电源网络质量的标准（）多选
A.电源的鲁棒性
B.电源网络的IR EM情况
C.电源网络的绕线资源占比
D.电源网络所在的金属层次
根据以下电路写出对应的约束,端口按照周期的30%约束。
计算图中电路到FF1的setup slack ，考虑cppr，列出详细公式与计算过程。具体电路参数如下表所示。
简述静态时序分析之前需要准备什么文件,每个文件的作用是什么？一条timing path的延迟由哪几种延时组成？STA分析后如何确认所有的net都存在延时信息？
简述一下innovus viewdefinition.tcl的作用以及组成结构？
芯片设计中常用的低功耗策略都有哪些，列举一些并说明原理？
介绍一下floorplan阶段都做了什么，作用都是什么？
简单说一下你对DFT的理解，芯片中通常会使用哪几种DFT的测试方法？（附加题 扩展内容）
在timing signoff阶段通常都要修复哪些类型的违例，这些违例的修复的先后顺序是怎样的？修复这些违例通常采用哪些方法，有什么注意事项？
修复IR 违例的方法都有哪些，芯片内部的IR能修复到0吗？
EM violation的形成原因，如何修复EM violation?
修复hold时应该选⽤delay cell还是buffer?两者各有什么优缺点?
实训题
