数字电路与Verilog学习情况调研问卷

您好！本次调研旨在了解同学们在数字电路、Verilog及FPGA相关学习过程中的实际情况与遇到的问题，调研结果将用于优化相关教学资源与学习支持。问卷为匿名填写，所有信息仅用于研究分析，请您根据实际情况作答即可，感谢您的支持与配合！
*1. 你的年级是？
*2. 你是否学过数字电路（数电）课程？
*3. 你是否接触过 Verilog 或 FPGA 实验？
*4. 学习 Verilog 编程时，你遇到过哪些困难？
语法报错看不懂（英文报错/不知道哪行错了）
代码"能编译"但功能不对，不知道怎么查
没有现成练习题，不知道练什么
写完没有及时反馈，不知道对不对
教材偏理论，和实际芯片设计脱节
其他
*5. 做数电/FPGA 实验时，哪些环节最花时间？
看懂数据手册（Datasheet）
搭建环境（装 Quartus/Vivado 等）
仿真验证自己的代码
排查功能错误（调试）
写实验报告
其他
*6. 当你的代码仿真没通过时，你通常怎么办？
*7. 你觉得"AI 写的代码"可信吗？
*8. 如果有一个平台：AI 出题→你写代码→自动仿真判卷→错了 AI 逐步提示（不直接给答案），你愿意在课余使用吗？
*9. 你在数字电路/Verilog 学习中，印象最深的一次"卡壳"经历是什么？