数字电路与Verilog学习情况调研问卷
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您好!本次调研旨在了解同学们在数字电路、Verilog及FPGA相关学习过程中的实际情况与遇到的问题,调研结果将用于优化相关教学资源与学习支持。问卷为匿名填写,所有信息仅用于研究分析,请您根据实际情况作答即可,感谢您的支持与配合!
Q1:你的年级是?
Q2:你是否学过数字电路(数电)课程?
Q3:你是否接触过 Verilog 或 FPGA 实验?
Q4:学习 Verilog 编程时,你遇到过哪些困难?
Q5:做数电/FPGA 实验时,哪些环节最花时间?
Q6:当你的代码仿真没通过时,你通常怎么办?
Q7:你觉得AI 写的代码可信吗?
Q8:如果有一个平台:AI 出题→你写代码→自动仿真判卷→错了 AI 逐步提示(不直接给答案),你愿意在课余使用吗?
Q9:你在数字电路/Verilog 学习中,印象最深的一次卡壳经历是什么?
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