10月16日NCG第四次技术课程考试-第一场

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Q1:姓名

填空1

Q2:工号

填空1

Q3:以下哪个不属于Frame上Mark

OVL

Alignment

REG

Sealring

Q4:当有新光罩或者改版光罩需求时，第一件事是提交LMRB单

正确

错误

Q5:电子束缺陷检测（EBI）的核心工作机制与电压对比（Voltage Contrast, VC）密切相关。关于电子束检测的原理，以下说法正确的是：

电子束检测以检测物理形状缺陷（如Particle defect，Bridge defect）为主，电性缺陷（如短路/断路）检测为辅；

电子束检测包含VC model和physical model，而且分辨率可至纳米级，而光学检测受限于波长的极限；因此电子束检测在wafer生产中已完全取代光学检测；

电子束检测通过聚焦电子束扫描样品表面，采集二次电子和背散射电子信号形成影像，并利用电压对比机制检测电性缺陷；

电子束检测对高深宽比结构（如Cell Loop CAP）的内部Open defect无能为力，因为电子束只能检测表面。

Q6:在半导体晶圆制造中，Particle Defect是最为常见的缺陷类型之一。关于particle defect及其检测，以下说法正确的是：

Particle defect 通常有固定的分布规律，一般只出现在晶圆边缘区域；

Particle defect通常分为 Surface Particle（表面粒子）和 In Film Particle（薄膜内粒子）；

Bridge Defect 通常表现为两个相邻Pattern之间形成短接，通常使用暗场检测进行识别；

粒子缺陷主要源自原材料不纯、设备磨损、环境污染或操作失误等因素，其分布没有特定规律，可表现为聚集态或分散态。

Q7:在半导体晶圆缺陷检测中，明场检测（Brightfield Inspection）与暗场检测（Darkfield Inspection）是两种核心的光学检测技术。关于二者的区别，以下说法正确的是：

明场检测主要收集散射光，突起缺陷、缺陷亮；暗场检测主要收集反射光，平面缺陷、缺陷暗；

暗场检测速度通常可达明场检测的10倍以上，但灵敏度低；明场检测通常针对20nm或更大的缺陷，检测速度慢，但是灵敏度高；

光学检测机台不需要真空环境，可以在常规洁净室中直接操作；

Un-pattern wafer缺陷检测必须使用明场系统，Pattern wafer缺陷检测必须使用暗场系统。

Q8:在DRAM阵列器件的读取过程中，在读取过程时间足够长的前提下，请问以下哪一项阵列器件参数会影响charging share过程后位线电容的变化量（ΔBL）？

位线寄生电容

阈值电压（VT）

开态电流（Ion）

字线（WL）电阻

Q9:随着半导体工艺节点推进至100nm以下，DRAM阵列器件与逻辑器件的架构路径发生分化。相比于逻辑器件，DRAM阵列器件在设计上优先保障的需求是？

更高的开态电流

更低的接触电阻

更强的关态漏电控制

更小的栅极面积

Q10:垂直沟道（VCT）架构是下一代DRAM阵列器件的技术方向，其核心优势之一是可以消除传统架构中位线与存储节点的寄生电容超线性增长问题，并规避底部电场增强导致的漏电问题。

正确

错误

Q11:在芯片可靠性的“浴缸曲线”模型中，器件失效率随时间分为三个阶段。其中，HCI、BTI、TDDB 等本征退化导致的失效主要发生在哪个阶段？

早衰期

随机失效区

老化区

初始测试期

Q12:关于热电子注入效应（HCI）的退化特征与核心影响因素，下列说法正确的是？

缺陷均匀分布在整个沟道区域，器件正反向使用时退化程度一致

应力释放后存在部分可恢复的退化特征

核心影响因素是沟道长度，沟道越短电场越强，先进节点下失效风险上升

仅需在漏端和源端均注入掺杂即可完全消除该效应

Q13:偏置温度不稳定性（BTI）的测试机理为仅对栅极施加偏压且漏端接地，其引发的退化特征表现为缺陷均匀分布在整个沟道区域，且器件正反向使用时的退化程度一致。

正确

错误

Q14:当GRR超过30%的时候，以下做法正确的是

可以通过多次量测取平均值作为该点结果的方法降低量测本身导致的结果的波动

通过第三方数据校准例如PFA的校准可以大大提高GRR的表现

把工艺窗口改大一点，GRR就可以被接受了

这个表现是可被接受的，不需要进行改善

Q15:产品研发过程中加入量检测步骤会导致额外的时间的浪费，所以尽量不要加。

正确

错误

Q16:光阻（PR）在电子束的照射下会发生形变，需要避免重复量测。

正确

错误

Q17:在混合键合（Hybrid Bonding）工艺中，表面准备是决定键合成败的关键环节。以下关于HB表面准备的描述，正确的是？

混合键合对表面粗糙度要求不高，Ra＜10nm即可满足键合需求

CMP完成后铜焊盘应明显凸出于介质（SiO₂）表面，以确保两个芯片的铜面优先接触

介电表面粗糙度需控制在Ra＜0.5nm，铜焊盘相对介质表面应保持轻微凹陷（约1nm量级）

混合键合不需要等离子体表面活化处理，仅靠室温下的范德华力即可完成键合

Q18:混合键合（Hybrid Bonding，HB）与传统TSV+微凸块（Micro-bump）堆叠方案相比，最核心的区别是什么？

HB使用TSV进行垂直互连，而传统方案不使用TSV

HB采用直接铜对铜键合且无需焊料凸块，传统TSV方案依赖微凸块实现芯片间连接

HB只能在W2W（晶圆对晶圆）模式下使用，传统TSV只能在D2W（芯片对晶圆）模式下使用

HB仅用于DRAM堆叠，传统TSV仅用于NAND闪存堆叠

Q19:在3D集成电路中，TSV周围需要设置KOZ（Keep-Out Zone，禁区）。KOZ产生的最根本原因是什么？

TSV通孔的刻蚀不均匀导致硅衬底表面不平整，影响光刻对准

TSV填充铜（CTE≈17ppm/°C）与硅衬底（CTE≈2.6ppm/°C）之间的热膨胀系数严重不匹配，产生热应力影响周围晶体管的性能

TSV电镀填充时铜离子向硅衬底扩散，导致硅的掺杂浓度改变

TSV的深孔结构会阻挡芯片散热通道，使周围区域温度过高

Q20:在CP测试中，WDR（Write Data by Read）测试模式的主要作用是什么？

验证基础逐位读写功能是否正常

区分DRAM阵列故障与外围CMOS电路故障

测试晶体管开关带来的动态充放电功耗

筛选超出冗余修复阈值的芯片

Q21:根据JEDEC标准规定，DRAM为了避免电容漏电导致数据丢失，需要每隔多少时间完成一次全单元刷新？

16毫秒

32毫秒

64毫秒

85毫秒

Q22:LCR表测电容有几种测量模式？

10月16日NCG第四次技术课程考试-第一场

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